比較開源 LLM 在 50 個 verilog RTL 生成任務下的效能表現（NMIMS、IIT Roorkee、BITS Pilani）
為何重要
這項研究驗證了開源 LLM 在複雜硬體設計流程（Verilog RTL 生成）中的初步應用價值，填補了軟體開發 AI 評估之外的硬體領域空白。雖然 51.8% 的模擬通過率顯示自動化設計仍有顯著難度，但該成果暗示未來 EDA 工具可能強化與開源模型的整合，不過目前該技術距離產業成熟度尚有距離。
印度 NMIMS Hyderabad、IIT Roorkee 和 BITS Pilani 三所學府的研究團隊發表了一篇名為「Benchmarking LLMs for Verilog Design Flows」的技術論文，旨在建立一個可重現平臺來評估開源模型在硬體設計中的應用。
- 該基準測試涵蓋 50 個經過策劃的任務，包括組合與序列邏輯、有限狀態機 (FSM) 以及混合設計。
- 研究顯示，在參與的三個開源模型中，RTL 生成語法有效性平均從 0% 提升至 70.43%，模擬通過率達 51.8%。
- 該論文預計於 2026 年發表於 IEEE Design & Test。