模擬速度拖累 Chiplet 擴充套件應用的關鍵瓶頸
為何重要
模擬速度的瓶頸將倒逼 EDA 基礎設施從傳統的 GUI 介面 轉向透過 指令碼和 APIs 驅動的自動化流程，以利產生 AI 訓練所需的資料量。對於開發者而言，若無法解決多物理場驗證的時間成本，異質堆疊設計在 AI 與高效運算場景的採用將會受阻。
- 模擬成本成為主要障礙：隨著 Chiplet 從主流數位領域擴充套件至航太、RF 等領域，現今的技術瓶頸已不再是工具鏈能力，而是面對異質堆疊進行 多物理場協同模擬 的龐大計算成本。
- 傳統方法週期過長：傳統 FEM 模擬針對 2.5D 與 3D 晶片系統的設計，單次計算可能需要 數天 才能完成，導致不必要的反覆迴圈與設計洞察滯後。
- AI 讓模擬更高效：研究發現，透過廣泛設計引數訓練的 AI 模型，能以大幅降低的計算成本達到串流損失不超過 1.7°C 的精準預測。