imec 發表 CFET 晶片架構關鍵模組：背接觸設計大幅提升電流驅動與良率
為何重要
CFET 被認為是突破 FinFET 與 GAA 效能極限的必然路徑，直接影響未來 AI 加速卡與資料中心 SoC 的設計密度與能效。imec 在此區塊的模組突破，顯示工藝整合已從概念驗證轉向工業實用化，大幅降低了晶代工廠（如 TSMC、Samsung）邁向 1X-Tb 量產階段的技術風險。
隨著 3nm 之後的技術節點推進，互補場效電晶體（CFET）架構被視為延續經典 CMOS 邏輯路徑至極限（A3 節點）的關鍵。比利時研究機構 imec 透過背側接觸與標準電路配置的創新整合，顯著改善了後端製程中的可靠性和可製造性。
- imec 的 CMOS 2.0 與 DTCO 研究指出，CFET 架構能讓標準電路寬度進一步縮減至 3T（三次單位寬度），相比 GAA nanosheet 的 5.5T 有顯著進步。
- 新型背側絕緣隔離（BDI）模組將底部 pFET 的接觸電阻從 1753 減少至 378 Wµm，並使驅動電流提升了 5 倍。
- 在晶圓製造穩定性方面，該技術將底部 pFET 的存活良率從 45% 提升至 85%，解決了製程整合的一大痛點。