AMD 推出代號 Venice 的第 6 代 Epyc 伺服器 CPU，鎖定 256 核心與高頻寬市場
為何重要
AMD 系提供資料中心硬體的決定性角色， Venice 的誕生不僅透過超高核心數與記憶體頻寬強化了其在前臺計算市場的競爭力，更透過統一的 Zen 架構縮簡了開發者與裝置商的生態系適配難度。針對 AI 與 HPC 的 Venice-X 更展現了將 CXL 與 3D V-Cache 應用在營運伺服器的潛力，可能改變大型資料中心在高負載運算下的硬體採購策略。
AMD 發表代號為 Venice 的第 6 代 Zen 6 架構 Epyc 處理器，這是自 2019 年以來最大的架構轉變，透過新型 Chiplet 設計將核心密度提升至 256 核心，並以白皮書直接對標 NVIDIA 的 Vera 架構。
- 最高規格 (Epyc 9006 SP7)：支援 256 核心、16 通道 DDR5 (最高 12,800 MT/s)、128 通道 PCIe 6.0 以及 CXL 3.1，預計於 2026 年上市。
- 架構升級：Zen 6 將單顆 CCD 的核心數增至 32 個，並將共享 L3 快取提升至 128 MB，使得單顆滿載處理器的總快取容量達到 1 GB。
- 效能與快取最佳化：針對 HPC 的 Venice-X 型號使用 3D V-Cache 技術，將 SRAM 塊疊加在 CCD 上，使每核心 L3 快取達 12 MB（單顆 1,152 MB），且頻率可超頻至 5.15 GHz。