在 3D 多晶粒測試晶片中驗證 PCIe 6.0 連通性
為何重要
隨著 AI 和 HPC 導致 2D 架構的頻寬擴充觸及限制，這項技術證明瞭 3D 多晶粒整合是下一代高效能資料中心晶片可行的產品路徑。開發者可以依靠 Synopsys 這次矽驗證所累積的經驗來解決複雜的 3D 驗證挑戰（如 TSV 模擬與相容性），加速異構系統的上市時間。
Synopsys 展示了在堆疊晶粒的 3D 架構中實現 64.0 GT/s PCIe 連線的可行性，解決了 AI 和 HPC 系統在晶粒間搬運資料時所面臨的頻寬瓶頸。
- 透過 8 通道配置和 PAM4 訊號傳輸，實現了高達 128.0 GB/s 的傳輸頻寬。
- 在 64 GT/s 的測量結果中，線性發射器和接收器訊號幅度高於 PCIe 6.0 誤位元速率要求數個位數級別。
- 這項成就證明瞭現有的 5nm PHY 矽結果可以透過最佳化 TSV（通過矽穿孔）和虛擬晶粒策略來適應三維環境。