解開晶片交通堵塞：多 Die 架構下的 NoC 驗證挑戰
為何重要
隨著跨封裝晶粒架構成為 AI 加速器的標準，資料流動的複雜度倍增，這迫使 EDA 與 IP 廠商必須提供能處理多物理效應與巨大模型容量的新工具。對於下游廠商而言，有效解決 NoC 流量與一致性是避免軟硬體開發延期的關鍵；對投資人來說，這也暗示著 EDA 與連線 IP 市場將迎來新一波需求。
隨著 AI 加速度器與多 Die 架構普及，系統內網路（NoC）壓力大增，工程師面臨跨 Die 資料一致性驗證與多物理效應模擬的關鍵瓶頸。
- 跨 Die 模擬極具挑戰，因為連線數量龐大且涉及熱耦合與串音等多物理效應，無法獨立計算單一晶片結果。
- 一致性協定驗證相較於 I/O 一致性更加耗時，混合的一致性與非一致性流量錯誤可能導致系統在啟動數月後出現死結。
- 部分企業要求對 SoC 內「所有」線路進行模擬以檢查缺陷，對模擬工具的容量提出極高要求。
- Nvidia 與 Arm 在多晶粒系統中，正採用利用 AMBA CHI C2C 的「Die-to-Die」Cache-Coherent 介面來解決連線問題。