華為更新「韜定律」論文：匯入時間常數架構與 3D 盒子整合最佳化
為何重要
這份更新標誌著半導體設計從物理極限擴張轉向系統層級的統籌最佳化，回應了在莫爾定律放緩下，下一代晶片必須解決高算力背景下的資料傳輸與熱管理瓶頸。 對於企業與 AI 開發者而言，論文將焦點從晶片算力明確轉向機櫃間的高密度光互連與統一通訊協定，顯示未來 AI 硬體效能的關鍵取決於資料在哪裡跑得最快。 從產業觀點看，華為選擇晶圓到晶圓混合鍵合路徑，雖然保住了製造良率，但也倒逼產業面臨更複雜的三維散熱工程挑戰。
華為更新「韜定律」論文，不再拘泥於電晶體微縮，而是轉向通過最佳化「時間常數」刻度，從電晶體、電路、晶片到系統四層疊加以壓縮響應時間。
- 手機 SoC 整合：藉由垂直堆疊與 3D Folding，新一代晶片密度從 155 百萬顆/mm² 跳升至 238 百萬顆/mm²。
- AI 叢集方案：新增 Unified Bus（對稱儲存 semantics，將跨節點延遲從數十微秒壓至約 100 納秒）、Hi-ONE（光互連模組，每模組 8Tb/s 頻寬）及解決 N 平方困境的表面資源分配策略。
- 實測效能：在電壓固定的條件下頻率增長約 13%；在維持同性能對比下，功耗降為舊款的 0.59 倍（降幅 41%），面積縮小至 0.625 倍。
- 製程路線：放棄良率受限的順序式 3D 整合，採用晶圓到晶圓混合鍵合，並透過功耗熱圖擇優排佈模組以緩解層間熱堆疊問題。