硬體資訊流追蹤最佳化框架 CEGAR-T 發表以解決矽前測試成本問題
為何重要
現有的硬體資安測試技術因昂貴的模擬成本，在大規模設計上極度受限。CEGAR-T 提出了一種低成本、高保真度的資訊流追蹤合成方法，讓微架構與 SoC 設計者在矽前即能有效地驗證機密性與完整性。這對於追求硬體層級防護的開發團隊至關重要，也可能重塑 EDA 工具在資安防護領域的演進路徑。
普林斯頓大學、麻省理工學院（MIT CSAIL）和 EPFL 的研究團隊發表技術論文，提出新的框架 CEGAR-T，旨在解決現有 CellIFT 工具在矽前安全測試中高昂的模擬成本問題。
- 現狀：在 Mega-BOOM 評估中，傳統 CellIFT 工具導致設計元件數增加 5.81 倍，且模擬速度減慢 143.72 倍。
- CEGAR-T 成果：在開源 RISC-V 核心的時間側通道安全測試中，將儀器化負擔幾何平均值從 5.64x 降低至 1.42x。
- 效能同步提升：在同一基準下，將模擬延遲從 34.65x 降至 1.79x，同時保證無虛警。