紐約大學運用 LSTM 與強化學習解決密集晶片版圖佈線違規問題
為何重要
隨著晶片設計走向更密集的封裝架構（如 Chiplet），物理設計工具的穩定度與速度成為關鍵障礙。這項研究證明瞭強化學習應用於 EDA 工具領域的可行性，若能轉化為實際軟體功能，將大幅縮短高密度晶片的設計週期（TTM）。 對此而言，主流 EDA 大廠與晶圓代工廠都極有可能將此類演算法整合進其設計流程或供應鏈解決方案中，這對產業生態的自動化水平有長遠意義。
由於設計規則日益複雜，細節佈線成為晶片物理設計中的主要執行時間瓶頸，現代路由器在面對高密度操作環境時，常難以有效解決持續性的違規問題。
紐約大學研究團隊提出「歷史感知離線強化學習」策略，結合 LSTM 模型預測高密度設計中的迭代成本權重，以改善不同放置密度下的收斂性。
相關技術論文標題為《Routing Dense Layouts with History-Aware Offline Reinforcement Learning using LSTM》，已於 2026 年 9 月發布於 arXiv 予各界參考。