早期 RTL DFT 分析加速 Shift Left 策略與連結性驗證
為何重要
對晶片設計團隊而言，此技術能有效降低後期重工的風險與成本；對業界而言，這顯示了功能驗證工具在 DFT（可測試性設計）領域的成熟度，以及自動化分析在晶片複雜度上升下的必要性。
這篇白皮書旨在解決 RTL 設計師在設計週期末期才發現可測試性問題，進而導致昂貴的 re-spin 及排程延遲。文章主張透過早期的 RTL 可測試性分析與 Design-for-Test (DFT) 最佳化，執行「Shift Left」策略以提升製造測試品質並縮短週轉時間。
- 在 RTL 階段識別 DFT 違規，確保掃描(Scan)準備就緒並加速 time-to-DFT 實作。
- 早期估算 ATPG 覆蓋率，對 stuck-at 故障的相關性已獲證實精準度達 1% 以下，transition delay faults 為 5% 以下。
- 在綜合(Synthesis)階段前偵測 Clock domain glitches 和測試韌性問題，預防 timing violations。
- 利用難以偵測的故障分析來最佳化測試點選擇，以減少測試模式和降低測試成本。